SystemVerilog验证

本书的主旨是教会读者如何利用SystemVerilog新的测试平台的新结构和新方法，不需要读者事先具备面向对象的编程或者有约束随机测试的系统知识。本书涵盖SystemVerilog验证结构，例如类（classes）、程序块（programblocks）、C接口、随机化以及功能覆盖。本书还综述一些常用的设计专题，比如接口和阵列类型，书中给出了大量的代码实例和详尽的解释。作者基于Synopsys公司的课程、培训材料，用SystemVerilog工具等开发了Vera，RVM，以及OOP，作者逐章建立了这些概念，并在最后一章利用前面几章的结果，给出了详细的测试代码。本书集中探讨利用SystemVerilog语言的能力，验证设计的正确性。